04,10,2026 2xem
Gần đây, nhóm đề tài của giáo sư Hu Xingzhe tại Khoa mạch tích hợp của Đại học Khoa học và Công nghệ Trung Quốc đã đạt được tiến bộ quan trọng trong nghiên cứu chip ADC dựa trên VCO tốc độ cao. Nhóm nghiên cứu đã đề xuất một kiến trúc chuyển đổi analog-digital mới (R-RVCO-based ADC) dựa trên bộ dao động điều khiển áp suất vòng có thể đặt lại, cho phép chuyển đổi dữ liệu hiệu suất cao với tốc độ lấy mẫu lên tới 2,5 GS/s, phá vỡ nút cổ chai quan trọng của kiến trúc liên quan trong các ứng dụng tốc độ cao. Kết quả nghiên cứu có tiêu đề "A 0.5 – 2.5-GS/s Resettable Ring-VCO-Based ADC Eliminating Quantization-Noise Shaping" được công bố trên tạp chí IEEE Journal of Solid-State Circuits (JSSC).
Với sự phát triển nhanh chóng của trí tuệ nhân tạo (AI) và công nghệ kết nối không dây, có dây siêu tốc, nhu cầu về bộ chuyển đổi analog-digital tốc độ cao (ADC) để xử lý tín hiệu băng thông cấp GHz ngày càng cấp bách. Trong khi đó, các quy trình CMOS tiên tiến đang tiếp tục phát triển theo hướng điện áp thấp và tích hợp cao, và kiến trúc ADC truyền thống dựa vào bộ khuếch đại analog phải đối mặt với những thách thức nghiêm trọng về tốc độ, tiêu thụ điện năng và khả năng mở rộng quy trình. Do đó, bộ chuyển đổi analog-digital (VCO-based ADC) dựa trên bộ dao động điều khiển áp suất đang trở thành một hướng kỹ thuật quan trọng để đạt được chuyển đổi dữ liệu hiệu suất cao nhờ số hóa cao, cấu trúc gọn gàng và khả năng thích ứng tốt với các quy trình tiên tiến. Tuy nhiên, tần suất hoạt động của nó trong một thời gian dài đã gặp khó khăn trong việc vượt qua nút cổ chai cấp GHz và trở thành một vấn đề quan trọng hạn chế sự phát triển hơn nữa của loại kiến trúc này.
Để giải quyết các vấn đề về hiệu ứng tích hợp tiếng ồn pha và hạn chế tiếng ồn định lượng mà các ADC dựa trên VCO truyền thống phải đối mặt trong điều kiện lấy mẫu Nyquist, nhóm nghiên cứu đã tiến hành nghiên cứu hệ thống ở cả cấp độ phân tích lý thuyết và thiết kế kiến trúc. Nhóm nghiên cứu đã xây dựng một mô hình cấp độ hành vi thống nhất và khung phân tích tiếng ồn, mô hình hóa tương đương và dẫn xuất tiếng ồn của nhiều loại ADC dựa trên VCO, tiết lộ các nút thắt quan trọng hạn chế tốc độ lấy mẫu của ADC dựa trên VCO. Theo đó, nhóm nghiên cứu đề xuất một cấu trúc ADC dựa trên R-RVCO-vòng hở thời gian rời rạc có thể ức chế hiệu quả hiệu ứng tích phân tiếng ồn pha mà không cần thêm bộ vi phân bằng cách giới thiệu các đặc tính truyền vi sai bên trong VCO, đồng thời tránh định hình tiếng ồn định lượng trong vành đai Nyquist và tăng tỷ lệ tín hiệu tiếng ồn lên khoảng 3dB.
Ngoài ra, kiến trúc không yêu cầu mô-đun khác biệt kỹ thuật số, tiếp tục cải thiện khả năng chịu đựng của hệ thống đối với trạng thái substability kích hoạt và sức mạnh tổng thể. Về việc thực hiện mạch, nhóm nghiên cứu đã đề xuất công nghệ đặt lại thích ứng, đạt được sự phù hợp chính xác giữa điện áp đặt lại VCO và con lắc dao động; Trong khi đó, cấu trúc đệm chuyển mạch động và công nghệ gấp pha được giới thiệu riêng biệt trong bộ lượng tử thô và bộ lượng tử mịn để cải thiện hiệu quả khai thác pha và giảm hiệu quả chi phí phần cứng. Chip được thực hiện dựa trên quy trình CMOS 22nm với diện tích lõi chỉ 0,0022 mm và hỗ trợ phạm vi tốc độ lấy mẫu từ 500 MS/s đến 2,5 GS/s. Tỷ lệ nhiễu tín hiệu thực tế (SNDR) đạt 39,1 dB ở tốc độ lấy mẫu 2 GS/s và chỉ số hiệu quả năng lượng Walden (FoM_W) thấp tới 31,3 fJ/conv. - bước.
Tiến sĩ Học viện Mạch tích hợp Lỗ Đào là tác giả đầu tiên của luận văn, Hồ Trình Triết là tác giả thông tin. Công tác nghiên cứu này nhận được sự hỗ trợ của Phòng thí nghiệm trọng điểm khoa học và công nghệ mạch tích hợp tỉnh An Huy.
